ELECTRONIC MEMORIES

MOORE

Posted by discobolo100 en 31 diciembre, 2010

MOORE

FINALIDAD
El fin de este ejercicio es realizar el estudio de una máquina de estados tipo Moore.
ENUNCIADO
Se desea proyectar un detector de secuencia que reconozca la secuencia de entrada ‘1 Æ 0 Æ 1 Æ 1’.
• La entrada se llamará ‘a’.
• Y la salida ‘S’.

ABRIR PROJECT NAVIGATOR

En el escritorio encontramos el icono del ‘Project Navigator’, hacemos doble clic y se abre el entorno con el último proyecto con el que hemos trabajado.

CREAR NUEVO PROYECTO

Desde File->New Project’ configuramos los primeros parámetros del proyecto tal como el nombre ‘DETECTOR’ y el tipo ‘HDL’. Hacemos clic en ‘Siguiente’.

Configuramos Familia, Dispositivo, Encapsulado, Velocidad, Sintetizador, Simulador y Lenguaje de simulación.

AÑADIR NUEVA FUENTE

Vamos a añadir una fuente a nuestro proyecto, con el nombre de ‘DETECTOR’, utilizando un lenguaje formal de presentación gráfico de máquinas de estados.

AÑADIR PUERTOS DE ENTRADA Y SALIDA DE LA MÁQUINA

Para ello entramos en ‘Options-> Variable’. Se añaden poniendo el nombre en el campo ‘Name’, configurando el tipo, el modo activo y si va a ser un pin o un nodo interno. Posteriormente hacemos clic en el botón ‘Add/Modify’.

AÑADIR ESTADOS, TRANSICIONES Y RESET

VERIFICACIÓN

Verificamos el correcto funcionamiento del autómata creando un ‘test bench’.

Hacemos clic sobre el botón de ‘State Bench’ y generamos el fichero ‘test bench’ pasando por los estados:

Damos a begin y se nos creará el fichero  con extensión (*.vhdl).

El código VHDL se nos muestra en una ventana donde podemos observar como la entidad está formada por las entradas ‘a’, ‘CLK’, ‘RESET’ y por la salida ‘S’.

Salvamos el autómata y nos salimos del programa y añadimos el fichero al proyecto.

SÍNTESIS DEL DETECTOR

SÍNTESIS
Hacemos doble clic en el proceso ‘Synthesize-XST’ situado en la ventana de procesos y se nos efectúa la síntesis del autómata.

COLOCACIÓN (Translate)

Realiza todos los pasos necesarios para convertir los ficheros netlist de entrada, en un formato propietario NGD que utiliza una representación interna de la tecnología que se está empleando.

Para ejecutar la utilidad nos ponemos encima de ‘Translate’ y hacemos doble clic.

CONEXIONADO (Fit)

Fit mapea la lógica definida por el fichero NGD dentro de los recursos del CPLD, tal como células lógicas, I/OB’s y otros componentes. La salida del proceso es un fichero VM6 que representa físicamente el conexionado de los componentes en el CPLD.

Para ejecutar la utilidad nos ponemos encima de ‘Fit’ y hacemos doble clic.

Comprobamos que todo ha salido de forma correcta inspeccionando el informe ‘fitter report’.

Por ultimo programamos el dispositivo.

Para decargar el ejercicio hacer clik en el siguiente enlace: http://www.megaupload.com/?d=J92ENA1H

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